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基本信息
- 項(xiàng)目名稱(chēng)：
- 基于NIOS II的DDS雙蹤函數(shù)發(fā)生器設(shè)計(jì)
- 來(lái)源：
- 第十二屆“挑戰(zhàn)杯”作品
- 小類(lèi)：
- 機(jī)械與控制
- 大類(lèi)：
- 科技發(fā)明制作A類(lèi)
- 簡(jiǎn)介：
- 本設(shè)計(jì)應(yīng)用Altera公司的CycloneII系列芯片基于NiosⅡ嵌入式處理器的SOPC技術(shù)，設(shè)計(jì)完成了雙蹤函數(shù)信號(hào)發(fā)生器系統(tǒng)。信號(hào)發(fā)生器基于DDS原理以及結(jié)合Nios軟核作為外圍和數(shù)據(jù)控制器，單片F(xiàn)PGA芯片實(shí)現(xiàn)高精度、高頻率的雙通道各信號(hào)源的產(chǎn)生，并較全面的利用了Quartus和NiosIDE的設(shè)計(jì)方法。
- 詳細(xì)介紹：
- 當(dāng)前FPGA技術(shù)正處于高速發(fā)展階段，新型芯片的規(guī)模越來(lái)越大，功耗越來(lái)越小，價(jià)格也越來(lái)越低，低端的FPGA已逐步取代了傳統(tǒng)的數(shù)字器件，具有靈活高速等特點(diǎn)。基于EP2C5芯片的DDS函數(shù)發(fā)生器，充分利用了FPGA Nios軟核作為外圍接口和數(shù)據(jù)控制，硬邏輯方面應(yīng)用DDS原理，將所需生成的波形寫(xiě)入ROM表，按照相位累加原理合成任意波形，使輸出波形穩(wěn)定，精度高，頻率范圍大，容易產(chǎn)生高頻。 設(shè)計(jì)使用現(xiàn)有開(kāi)發(fā)板，從底層Verilog設(shè)計(jì)到nios核生成編程，以及Modelsim仿真和資源優(yōu)化，較完整的完成整個(gè)設(shè)計(jì)，為當(dāng)前大學(xué)生Soc課程提供了一個(gè)更為全面的例程，對(duì)彌補(bǔ)理論性較強(qiáng)而缺乏實(shí)踐的課堂起到一定補(bǔ)充作用。同時(shí)本設(shè)計(jì)設(shè)計(jì)精度，質(zhì)量以及穩(wěn)定性較好，滿(mǎn)足一定的工業(yè)或商業(yè)要求，適當(dāng)調(diào)整后可作為相關(guān)產(chǎn)品代碼支持。 本設(shè)計(jì)通過(guò)六個(gè)按鍵，控制輸出方波，三角波，鋸齒波，正弦波，頻率，相位和方波占空比可調(diào)，并在液晶上實(shí)時(shí)顯示（界面深度為4）。
作品圖片
作品專(zhuān)業(yè)信息
設(shè)計(jì)、發(fā)明的目的和基本思路、創(chuàng)新點(diǎn)、技術(shù)關(guān)鍵和主要技術(shù)指標(biāo)
- 本設(shè)計(jì)應(yīng)用Altera公司的CycloneII系列芯片基于NiosⅡ嵌入式處理器的SOPC技術(shù)，設(shè)計(jì)完成了雙蹤函數(shù)信號(hào)發(fā)生器系統(tǒng)。信號(hào)發(fā)生器基于DDS原理以及結(jié)合NIOS軟核作為外圍和數(shù)據(jù)控制器，單片F(xiàn)PGA芯片即實(shí)現(xiàn)高精度、高頻率的雙通道信號(hào)源的產(chǎn)生。同時(shí)較全面的利用Quartus和NiosIDE的設(shè)計(jì)方法，為大學(xué)生Soc原理與應(yīng)用和嵌入式設(shè)計(jì)提供了一種全面全新的設(shè)計(jì)例程，對(duì)于提高在校大學(xué)相關(guān)設(shè)計(jì)和實(shí)踐提供了一種新思路。 關(guān)鍵及主要指標(biāo)是如何利用較少的資源并協(xié)調(diào)軟核和高速DDS硬邏輯模塊的連接，并提供一個(gè)完整且可實(shí)行的例程，軟件仿真和實(shí)物驗(yàn)證確定最后設(shè)計(jì)的完成。
科學(xué)性、先進(jìn)性
- 本設(shè)計(jì)運(yùn)用SOPC技術(shù)設(shè)計(jì)NIOS II軟核作為邏輯控制器，充分利用CycloneII芯片片上資源，同時(shí)運(yùn)用DDS技術(shù)設(shè)計(jì)FPGA硬邏輯函數(shù)發(fā)生部分，實(shí)現(xiàn)高精度、高頻率的信號(hào)源產(chǎn)生，設(shè)計(jì)過(guò)程全面完整可行，也為大學(xué)生Soc原理與應(yīng)用和嵌入式設(shè)計(jì)提供了一種全面全新的設(shè)計(jì)例程，對(duì)于提高在校大學(xué)生各相關(guān)設(shè)計(jì)和實(shí)踐提供了一種新思路。 當(dāng)前很多設(shè)計(jì)未能充分利用FPGA的軟核NIOS設(shè)計(jì)功能，使用外部MCU+FPGA的方案來(lái)實(shí)現(xiàn)高速函數(shù)信號(hào)的發(fā)生。本設(shè)計(jì)簡(jiǎn)化了設(shè)計(jì)步驟，避免了不同芯片連接可能產(chǎn)生的不可預(yù)測(cè)錯(cuò)誤和麻煩，將整個(gè)設(shè)計(jì)嵌入一塊芯片中降低設(shè)計(jì)成本，且效果顯著。
獲獎(jiǎng)情況及鑒定結(jié)果
- 本作品于2011年5月獲得校級(jí)特等獎(jiǎng)獲推省賽資格。 本作品于2011年6月獲推國(guó)賽資格。
作品所處階段
- 實(shí)驗(yàn)室階段
技術(shù)轉(zhuǎn)讓方式
- 無(wú)
作品可展示的形式
- 磁盤(pán)、圖片
使用說(shuō)明,技術(shù)特點(diǎn)和優(yōu)勢(shì),適應(yīng)范圍,推廣前景的技術(shù)性說(shuō)明,市場(chǎng)分析,經(jīng)濟(jì)效益預(yù)測(cè)
- 設(shè)計(jì)通過(guò)六個(gè)按鍵，控制輸出方波，三角波，鋸齒波，正弦波，頻率，相位和方波占空比可調(diào)，并在液晶上實(shí)時(shí)顯示（界面深度為4）。 作品設(shè)計(jì)思路清晰可行，主要為大學(xué)相關(guān)課程提供一種新的例程或?yàn)橄嚓P(guān)比賽、實(shí)踐提供一種方法。對(duì)解決當(dāng)前有關(guān)SOC原理和嵌入式的大學(xué)例程滯后單一起到一定幫助。 同時(shí)本設(shè)計(jì)設(shè)計(jì)精度，質(zhì)量以及穩(wěn)定性較好，滿(mǎn)足一定的工業(yè)或商業(yè)要求，適當(dāng)調(diào)整后可作為相關(guān)產(chǎn)品代碼支持。
同類(lèi)課題研究水平概述
- 無(wú)
